工業技術院電子技術総合研究所（茨城県つくば市梅園1-4-4、Tel.0298-54-5059）の電子デバイスナノシリコンデバイスラボ（石井賢一、鈴木英一、金丸正剛、前田辰郎、永井清子、関川敏弘、敬称略）グループは、絶縁膜上での世界最小のゲート長40nmMOSFETの試作に成功し、極めて正常な動作を確認した。
　また、同時に作製したゲート長が40nm〜150nmの試作素子において、優れたしきい値電圧のロールオフ特性を確認し、0.1μmをはるかに切る次々世代の集積回路素子が十分可能であることを、チャネル領域の極薄膜化の有効性とともに実験的に実証した。
　電総研では、84年に短チャネル効果を大幅に軽減する基本的なMOS素子構造として、上下にゲートを持ち、それらで極めて薄いチャネル領域を挟んだ「ダブルゲートMOS（XMOS）素子構造」を提案し、二重のゲートと極薄チャネル層が短チャネル効果防止に極めて有効であることを示した。しかし、現状の最先端のシリコン技術をもってしても、理想的なXMOS構造作製はきわめて困難となっている。
　一方、絶縁膜上に単結晶シリコン層を持つSOIウエハーが市販されるようになり、この上に集積回路を構成すれば素子の分離や配線が容易になることから、次世代の集積回路用ウエハーとして期待されている。
　そこで、同グループは、導電性のシリコン支持基板の上に薄い埋込酸化膜および単結晶シリコン層を持つSOIウエハーを用い、チャネル領域の厚さをきわめて薄くした素子にすれば、XMOS素子に近い構造となり、短チャネル効果防止に著しく有効だと予想した。
　同研究では、ゲート長が40nmおよび150nmまでの極短チャネルMOSFETを、導電性支持基板／埋込酸化膜（100nm）上の厚さ11nmおよび18nmの極く薄いSOI領域に作製した。
　図1は、試作したデバイスの模式断面図、ゲート部分の断面TEM写真、SEM写真である。素子の各部の寸法がナノメートルオーダーと従来素子よりもはるかに小さくなっている。
　図2は、拡散したリンの深さ方向のSIMS分析によるプロファイルを示している。リン濃度10¹⁸／立方cmの表面からの深さが約10nmと従来にない極めて浅いリン拡散が実現できていることがわかる。
　図3は、今回試作した素子のしきい値電圧のゲート長依存性を示したもので、これらの素子の優位性を示す最も重要な実験結果である。SOI厚さ11nmの試作素子は、ゲート長40nmにおいても長いゲート長（150nm）に比べてしきい値電圧のシフトはわずか0.2Vに収まっている。SOI厚さ18nmの試作素子との比較からも極薄膜SOI素子が短チャネル効果防止に極めて有効であることを示している。
　MOS素子の極微細化競争は、しきい値電圧ロールオフ特性をいかに短いゲート長まで延ばすかに第一に着眼点があり、SOI厚さ11nmの試作素子の特性は世界で最も優れたものを系統的に示している。
　同グループでは、ソース／ドレインの低抵抗化、チャネル領域SOI層の薄膜化、ゲート絶縁膜の薄膜化などをさらに進めれば、素子特性は大幅に向上するとともに、さらなる短チャネル化も夢ではないとし、また、今回の成果を踏まえて、より理想的なXMOS素子の実現に向けて開発を進めていきたいとしている。

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